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澳门真人赌博:基于FPGA的异步FIFO的实现

FPGA学习交流 ? 2018-06-21 11:15 ? 次阅读

揭秘微信赌博群 www.b03i.com.cn         大家好,又到了每日学习的时间了,今天我们来聊一聊基于FPGA的异步FIFO的实现。
       
       一、FIFO简介

       FIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,它与普通存储器的区别是没有外部读写地址线,这样使用起来非常简单,但缺点就是只能顺序写入数据,顺序的读出数据,其数据地址由内部读写指针自动加1完成,不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。

       用途1:
       异步FIFO读写分别采用相互异步的不同时钟。在现代集成电路芯片中,随着设计规模的不断扩大,一个系统中往往含有数个时钟,多时钟域带来的一个问题就是,如何设计异步时钟之间的接口电路。异步FIFO是这个问题的一种简便、快捷的解决方案,使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。

       用途2:
       对于不同宽度的数据接口也可以用FIFO,例如单片机位8位数据输出,而DSP可能是16位数据输入,在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的。

       二、分类
       同步FIFO是指读时钟和写时钟为同一个时钟,在时钟沿来临时同时发生读写操作;
       异步FIFO是指读写时钟不一致,读写时钟是互相独立的。

       三、FIFO的常见参数
       FIFO的宽度:即FIFO一次读写操作的数据位;
       FIFO的深度:指的是FIFO可以存储多少个N位的数据(如果宽度为N)。
       满标志:FIFO已满或将要满时由FIFO的状态电路送出的一个信号,以阻止FIFO的写操作继续向FIFO中写数据而造成溢出(overflow)。
       空标志:FIFO已空或将要空时由FIFO的状态电路送出的一个信号,以阻止FIFO的读操作继续从FIFO中读出数据而造成无效数据的读出(underflow)。
       读时钟:读操作所遵循的时钟,在每个时钟沿来临时读数据。
       写时钟:写操作所遵循的时钟,在每个时钟沿来临时写数据。

       读写指针的工作原理
       写指针:总是指向下一个将要被写入的单元,复位时,指向第1个单元(编号为0)。
       读指针:总是指向当前要被读出的数据,复位时,指向第1个单元(编号为0)

       FIFO的“空”/“满”检测
       FIFO设计的关键:产生可靠的FIFO读写指针和生成FIFO“空”/“满”状态标志。

       当读写指针相等时,表明FIFO为空,这种情况发生在复位操作时,或者当读指针读出FIFO中最后一个字后,追赶上了写指针时,如下图所示:
       123118sawxcouuaacy3ck4.png


       当读写指针再次相等时,表明FIFO为满,这种情况发生在,当写指针转了一圈,折回来(wrapped around)又追上了读指针,如下图:
       122509xslrjygkggjyghr5.png


       为了区分到底是满状态还是空状态,可以采用以下方法:

       方法1:在指针中添加一个额外的位(extra bit),当写指针增加并越过最后一个FIFO地址时,就将写指针这个未用的MSB加1,其它位回零。对读指针也进行同样的操作。此时,对于深度为2n的FIFO,需要的读/写指针位宽为(n+1)位,如对于深度为8的FIFO,需要采用4bit的计数器,0000~1000、1001~1111,MSB作为折回标志位,而低3位作为地址指针。

       * 如果两个指针的MSB不同,说明写指针比读指针多折回了一次;如r_addr=0000,而w_addr = 1000,为满。
       * 如果两个指针的MSB相同,则说明两个指针折回的次数相等。其余位相等,说明FIFO为空;

       3.二进制FIFO指针的考虑
       将一个二进制的计数值从一个时钟域同步到另一个时钟域的时候很容易出现问题,因为采用二进制计数器时所有位都可能同时变化,在同一个时钟沿同步多个信号的变化会产生亚稳态问题。而使用格雷码只有一位变化,因此在两个时钟域间同步多个位不会产生问题。所以需要一个二进制到gray码的转换电路,将地址值转换为相应的gray码,然后将该gray码同步到另一个时钟域进行对比,作为空满状态的检测。
       122509e29dmvv62g2bg4os.png


       4.
       使用gray码进行对比,如何判断“空”与“满”
       使用gray码解决了一个问题,但同时也带来另一个问题,即在格雷码域如何判断空与满。

       对于“空”的判断依然依据二者完全相等(包括MSB);

       而对于“满”的判断,如下图,由于gray码除了MSB外,具有镜像对称的特点,当读指针指向7,写指针指向8时,除了MSB,其余位皆相同,不能说它为满。因此不能单纯的只检测最高位了,在gray码上判断为满必须同时满足以下3条:

       * wptr和同步过来的rptr的MSB不相等,因为wptr必须比rptr多折回一次。
       * wptr与rptr的次高位不相等,如上图位置7和位置15,转化为二进制对应的是0111和1111,MSB不同说明多折回一次,111相同代表同一位置。
       * 剩下的其余位完全相等。
       122510vqu8elbujwakye4n.png
       
       5.总体实现
       系统的总体框图如下:
       122510pdyt99tfhddmob5t.png


       1)顶层??椤?br /> module AsyncFIFO
#(parameter ASIZE = 4,    //地址位宽
  parameter DSIZE = 8)    //数据位宽
(
   input  [DSIZE-1:0] wdata,
   input              winc, wclk, wrst_n,  //写请求信号,写时钟,写复位
   input              rinc, rclk, rrst_n,  //读请求信号,读时钟,读复位
   output [DSIZE-1:0] rdata,
   output             wfull,
   output             rempty
);
wire [ASIZE-1:0] waddr, raddr;
wire [ASIZE:0]   wptr, rptr, wq2_rptr, rq2_wptr;        /************************************************************
* In order to perform FIFO full and FIFO empty tests using
* this FIFO style, the read and write pointers must be
* passed to the opposite clock domain for pointer comparison
*************************************************************/
/*在检测“满”或“空”状态之前,需要将指针同步到其它时钟域时,使用格雷码,可以降低同步过程中亚稳态出现的概率*/
sync_r2w I1_sync_r2w(
   .wq2_rptr(wq2_rptr),
   .rptr(rptr),
   .wclk(wclk),
   .wrst_n(wrst_n));
sync_w2r I2_sync_w2r (
   .rq2_wptr(rq2_wptr),
   .wptr(wptr),
   .rclk(rclk),
   .rrst_n(rrst_n));
/*
*  DualRAM
*/
DualRAM #(DSIZE, ASIZE) I3_DualRAM(
   .rdata(rdata),
   .wdata(wdata),
   .waddr(waddr),
   .raddr(raddr),
   .wclken(winc),
   .wclk(wclk));
   
/*
*  空、满比较逻辑
*/
rptr_empty #(ASIZE) I4_rptr_empty(
   .rempty(rempty),
   .raddr(raddr),
   .rptr(rptr),
   .rq2_wptr(rq2_wptr),
   .rinc(rinc),
   .rclk(rclk),
   .rrst_n(rrst_n));
wptr_full #(ASIZE) I5_wptr_full(
   .wfull(wfull),
   .waddr(waddr),
   .wptr(wptr),
   .wq2_rptr(wq2_rptr),
   .winc(winc),
   .wclk(wclk),
   .wrst_n(wrst_n));
endmodule

       2)DualRAM???br /> module DualRAM
#(
   parameter DATA_SIZE = 8,   // 数据位宽
   parameter ADDR_SIZE = 4   // 地址位宽
)
(
   input                       wclken,wclk,
   input      [ADDR_SIZE-1:0]  raddr,     //RAM read address
   input      [ADDR_SIZE-1:0]  waddr,     //RAM write address
   input      [DATA_SIZE-1:0]  wdata,    //data input
   output     [DATA_SIZE-1:0]  rdata      //data output
);    
localparam RAM_DEPTH = 1 << ADDR_SIZE;   //RAM深度 = 2^ADDR_WIDTH
       reg [DATA_SIZE-1:0] Mem[RAM_DEPTH-1:0];
       [email protected](posedge wclk)
begin
    if(wclken)
        Mem[waddr] <= wdata;
end
assign rdata =  Mem[raddr];
endmodule

3)同步???br /> module sync_r2w
#(parameter ADDRSIZE = 4)
(
   output reg [ADDRSIZE:0] wq2_rptr,
   input      [ADDRSIZE:0] rptr,
   input                       wclk, wrst_n
);
reg [ADDRSIZE:0] wq1_rptr;
always @(posedge wclk or negedge wrst_n)
   if (!wrst_n)
       {wq2_rptr,wq1_rptr} <= 0;
   else
       {wq2_rptr,wq1_rptr} <= {wq1_rptr,rptr};
endmodule

4)同步???
module sync_w2r
#(parameter ADDRSIZE = 4)
(
   output reg  [ADDRSIZE:0] rq2_wptr,
   input         [ADDRSIZE:0] wptr,
   input         rclk, rrst_n
);        reg [ADDRSIZE:0] rq1_wptr;
always @(posedge rclk or negedge rrst_n)
   if (!rrst_n)
       {rq2_wptr,rq1_wptr} <= 0;
   else
       {rq2_wptr,rq1_wptr} <= {rq1_wptr,wptr};
endmodule

5)空判断逻辑
module rptr_empty
#(parameter ADDRSIZE = 4)
(
   output reg rempty,
   output     [ADDRSIZE-1:0] raddr,
   output reg [ADDRSIZE :0]  rptr,
   input       [ADDRSIZE :0] rq2_wptr,
   input       rinc, rclk, rrst_n);


reg  [ADDRSIZE:0] rbin;
wire [ADDRSIZE:0] rgraynext, rbinnext;
wire  rempty_val;
//-------------------
// GRAYSTYLE2 pointer: gray码读地址指针
//-------------------
always @(posedge rclk or negedge rrst_n)
   if (!rrst_n)
       begin
           rbin <= 0;
           rptr <= 0;
       end
   else
       begin
           rbin <= rbinnext ;
           rptr <= rgraynext;
       end
// gray码计数逻辑
assign rbinnext = !rempty ? (rbin + rinc) : rbin;
assign rgraynext = (rbinnext>>1) ^ rbinnext;      //二进制到gray码的转换
       assign raddr = rbin[ADDRSIZE-1:0];
//---------------------------------------------------------------
// FIFO empty when the next rptr == synchronized wptr or on reset
//---------------------------------------------------------------
/*
*   读指针是一个n位的gray码计数器,比FIFO寻址所需的位宽大一位
*   当读指针和同步过来的写指针完全相等时(包括MSB),说明二者折回次数一致,FIFO为空
*    
*/
assign rempty_val = (rgraynext == rq2_wptr);
       always @(posedge rclk or negedge rrst_n)
if (!rrst_n)
   rempty <= 1'b1;
else
   rempty <= rempty_val;
endmodule

6)满判断逻辑
module wptr_full
#(
   parameter ADDRSIZE = 4
)
(
   output reg                wfull,
   output     [ADDRSIZE-1:0] waddr,
   output reg [ADDRSIZE :0]  wptr,
   input      [ADDRSIZE :0]  wq2_rptr,
   input                     winc, wclk, wrst_n);        

reg  [ADDRSIZE:0] wbin;
wire [ADDRSIZE:0] wgraynext, wbinnext;
wire wfull_val;
// GRAYSTYLE2 pointer
always @(posedge wclk or negedge wrst_n)
   if (!wrst_n)
   begin
       wbin <= 0;
       wptr <= 0;
   end
   else
   begin
       wbin <= wbinnext;
        wptr <= wgraynext;
   end
//gray 码计数逻辑    
assign wbinnext  = !wfull ? wbin + winc : wbin;
assign wgraynext = (wbinnext>>1) ^ wbinnext;
       assign waddr = wbin[ADDRSIZE-1:0];
       /*由于满标志在写时钟域产生,因此比较安全的做法是将读指针同步到写时钟域*/
/**/
//------------------------------------------------------------------
// Simplified version of the three necessary full-tests:
// assign wfull_val=((wgnext[ADDRSIZE] !=wq2_rptr[ADDRSIZE] ) &&
// (wgnext[ADDRSIZE-1] !=wq2_rptr[ADDRSIZE-1]) &&
// (wgnext[ADDRSIZE-2:0]==wq2_rptr[ADDRSIZE-2:0]));
//------------------------------------------------------------------
assign wfull_val = (wgraynext=={~wq2_rptr[ADDRSIZE:ADDRSIZE-1],
                   wq2_rptr[ADDRSIZE-2:0]});
always @(posedge wclk or negedge wrst_n)
if (!wrst_n)
   wfull <= 1'b0;
else
   wfull <= wfull_val;
endmodule

       在quartus中有异步FIFO IP核,为安全起见推荐使用IP核定制FIFO,本文的目的只是作为思路参考。

       今天就聊到这里,各位,加油。

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基于FPGA对零中频射频收发器AD9361进行配置

基于FPGA的控制和运算电路的设计

液体密度是许多工业中的重要参数,它可以直接参与生产过程中的控制和决策,因此对液体密度进行快速而准确的....
发表于 04-17 15:09 ? 94次 阅读
基于FPGA的控制和运算电路的设计

办公室碎纸机系统电路设计分析

详细讲解单项交流异步马达工作原理,如何产生旋转的正圆气隙磁场,鼠笼式马达概念。详细讲解如何实现相位移....
的头像 Elecfans学院推荐 发表于 04-17 10:17 ? 994次 阅读
办公室碎纸机系统电路设计分析

集万千宠爱于一身!英特尔全新 Agilex FPGA发布

今天,英特尔终于发布了与Altera进行深度整合之后全新FPGA产品家族——基于英特尔10nm制程的....
的头像 芯智讯 发表于 04-16 17:34 ? 365次 阅读
集万千宠爱于一身!英特尔全新 Agilex FPGA发布

周小鹏:努力让 FPGA支持更多开源库和框架

对于用户而言,FPGA在云端应用兼顾了速度和灵活性。
的头像 LiveVideoStack 发表于 04-16 15:40 ? 254次 阅读
周小鹏:努力让 FPGA支持更多开源库和框架

JESD204B-01协议规范的详细资料说明

本规范描述了数据转换器和逻辑设备之间的串行接口。它包含规范性信息,使设计人员能够实现与本规范涵盖的其....
发表于 04-16 08:00 ? 45次 阅读
JESD204B-01协议规范的详细资料说明

FPGA的优势和汽车电子主流需求吻合 利用FPGA提供灵活的解决方案

分析家估计,汽车远程通信业务和硬件的总收益将于未来五年内超越200亿美元,而电子元件供应商正积极投资....
发表于 04-15 08:56 ? 226次 阅读
FPGA的优势和汽车电子主流需求吻合 利用FPGA提供灵活的解决方案

如何使用FPGA进行无线射频读卡器的设计

现在我们在超市购物付款时候只要一个识别器就可以很快知道价格,不再是以前的一个算盘或者计算器,加快了付....
发表于 04-15 08:00 ? 34次 阅读
如何使用FPGA进行无线射频读卡器的设计

采用FPGA的NoC验证平台实现方案

本文提出的基于FPGA的NoC验证平台在仿真速度方面是一般基于HDL的软件仿真的16 000倍,而基....
发表于 04-13 11:33 ? 116次 阅读
采用FPGA的NoC验证平台实现方案

三维图像处理系统组成及实现方案

激光带预处理算法的实现[2]为:由于有激光帧和无激光帧是依次交替产生的,因此首先要保存一帧有激光帧,....
发表于 04-13 11:23 ? 151次 阅读
三维图像处理系统组成及实现方案

基于ARM的FPGA嵌入式系统实现

嵌入式微处理器S3C44BOX内置ARM7TDMI核,集成了丰富的外围功能???,内部8 kB Cac....
发表于 04-13 10:36 ? 124次 阅读
基于ARM的FPGA嵌入式系统实现

Altium designer在FPGA 及嵌入式智能方面优势解析

Altium Designer 提供了一种简单轻松的方法,可以帮助软/硬件工程师共同应对FPGA嵌入....
发表于 04-13 10:31 ? 135次 阅读
Altium designer在FPGA 及嵌入式智能方面优势解析

FPGA平台架构在嵌入式系统中的使用

Virtex-II ProTM平台FPGA产品基于高性能的Virtex-IITM结构,为嵌入式系统设....
发表于 04-13 10:07 ? 98次 阅读
FPGA平台架构在嵌入式系统中的使用

基于DSP+FPGA多视频通道视频监控系统剖析

随着计算机和数字图像处理技术的飞速发展,视频监控技术应用广泛。传统的视频监控系统都是用单一摄像头对某....
发表于 04-12 15:16 ? 190次 阅读
基于DSP+FPGA多视频通道视频监控系统剖析

“5G+AI”带来 FPGA新增长引擎

FPGA(Field-ProgrammableGateArray),即现场可编程门阵列,它是在PAL....
的头像 人工智能学家 发表于 04-12 10:31 ? 699次 阅读
“5G+AI”带来 FPGA新增长引擎

ASIC芯片市场涨幅显著 是国内芯片的新机遇

ASIC(专用集成电路,Application Specific Integrated Circui....
发表于 04-11 09:35 ? 171次 阅读
ASIC芯片市场涨幅显著 是国内芯片的新机遇

紫光集团展示了适配FPGA 在展会上独树一帜

自从紫光集团提出“从芯到云”战略,几年来可谓稳扎稳打步步推进,目前蔚然已形成全产业链,且在多个细分产....
发表于 04-10 15:09 ? 217次 阅读
紫光集团展示了适配FPGA 在展会上独树一帜

CPLD与FPGA的区别对比概述

PLD(Programmable Logic Device):可编程逻辑器件,数字集成电路半成品,芯....
发表于 04-10 08:52 ? 163次 阅读
CPLD与FPGA的区别对比概述

英特尔推出全新架构的FPGA Agilex 将成为征服市场的一大重磅武器

2015年中,半导体巨头英特尔斥资167亿美元收购Altera,这在当时引起了业界轰动,大家也对英特....
发表于 04-08 15:53 ? 317次 阅读
英特尔推出全新架构的FPGA Agilex 将成为征服市场的一大重磅武器

FPGA市场由赛灵思和英特尔分割 英特尔收购Altera后竞争更激烈

2015年,英特尔斥巨资167亿美元收购了FPGA巨头Altera,从而改变了无晶圆半导体生态系统中....
发表于 04-08 15:44 ? 177次 阅读
FPGA市场由赛灵思和英特尔分割 英特尔收购Altera后竞争更激烈

TMP411 ±1°C Programmable Remote/Local Digital Out Temperature Sensor

TMP411设备是一个带有内置本地温度传感器的远程温度传感器监视器。远程温度传感器,二极管连接的晶体管通常是低成本,NPN或PNP型晶体管或二极管,是微控制器,微处理器或FPGA的组成部分。 远程精度为±1 °C适用于多个设备制造商,无需校准。双线串行接口接受SMBus写字节,读字节,发送字节和接收字节命令,以设置报警阈值和读取温度数据。 TMP411器件中包含的功能包括:串联电阻取消,可编程非理想因子,可编程分辨率,可编程阈值限制,用户定义的偏移寄存器,用于最大精度,最小和最大温度监视器,宽远程温度测量范围(高达150°C),二极管故障检测和温度警报功能。 TMP411器件采用VSSOP-8和SOIC-8封装。 特性 ±1°C远程二极管传感器 ±1°C本地温度传感器 可编程非理想因素 串联电阻取消 警报功能 系统校准的偏移寄存器 与ADT7461和ADM1032兼容的引脚和寄存器 可编程分辨率:9至12位 可编程阈值限...
发表于 09-19 16:35 ? 33次 阅读
TMP411 ±1°C Programmable Remote/Local Digital Out Temperature Sensor

TMP468 具有引脚可编程的总线地址的高精度远程和本地温度传感器

TMP468器件是一款使用双线制SMBus或I 2 C兼容接口的多区域高精度低功耗温度传感器。除了本地温度外,还可以同时监控多达八个连接远程二极管的温度区域。聚合系统中的温度测量可通过缩小?;て荡嵘阅?,并且可以降低电路板复杂程度。典型用例为监测服务器和电信设备等复杂系统中不同处理器(如MCU,GPU和FPGA)的温度。该器件将诸如串联电阻抵消,可编程非理想性因子,可编程偏移和可编程温度限值等高级特性完美结合,提供了一套精度和抗扰度更高且稳健耐用的温度监控解决方案。 八个远程通道(以及本地通道)均可独立编程,设定两个在测量位置的相应温度超出对应值时触发的阈值。此外,还可通过可编程迟滞设置避免阈值持续切换。 TMP468器件可提供高测量精度(0.75°C)和测量分辨率(0.0 625°C)。该器件还支持低电压轨(1.7V至3.6V)和通用双线制接口,采用高空间利用率的小型封装(3mm×3mm或1.6mm×1.6mm),可在计算系统中轻松集成。远程结支持-55°C至+ 150°C的温度范围。 特性 8通道远程二极管温度传感器精度:±0.75&...
发表于 09-18 16:05 ? 41次 阅读
TMP468 具有引脚可编程的总线地址的高精度远程和本地温度传感器
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